| UWB中Viterbi译码器的FPGA设计与实现 |
| 王朝刚; 卢晓春
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| 2009
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| 发表期刊 | 时间频率学报
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| ISSN | 1674-0637
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| 卷号 | v.32期号:1页码:63-69 |
| 摘要 | 由于差错控制在超宽带室内导航系统中占据着十分重要的位置,并考虑到IEEE802.15.3a标准采用卷积编码和Viterbi译码来进行差错控制,因此利用现场可编程门阵列(FPGA)设计实现了一种约束长度为7,译码深度为64的全并行Viterbi译码器。本设计在Xilinx ISE9.2环境下进行了综合,并采用Modelsim6.0对整个设计进行了仿真。仿真结果表明,该设计能够满足超宽带系统的要求。 |
| 部门归属 | 导航与通信研究室
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| 关键词 | 超宽带(Uwb)
加比选(Acs)模块
Viterbi译码器
现场可编程门阵列(Fpga)
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| 语种 | 中文
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| 文献类型 | 期刊论文
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| 条目标识符 | http://210.72.145.45/handle/361003/2188
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| 专题 | 导航与通信研究室
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推荐引用方式
GB/T 7714 |
王朝刚,卢晓春. UWB中Viterbi译码器的FPGA设计与实现[J]. 时间频率学报,2009,v.32(1):63-69.
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| APA |
王朝刚,&卢晓春.(2009).UWB中Viterbi译码器的FPGA设计与实现.时间频率学报,v.32(1),63-69.
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| MLA |
王朝刚,et al."UWB中Viterbi译码器的FPGA设计与实现".时间频率学报 v.32.1(2009):63-69.
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